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    • 专利摘要:
    一種半導體裝置及其操作方法與應用電路。藉由調整施加於雙重井區上的偏壓，來降低控制閘極擴散層、源極擴散層與汲極擴散層之間的漏電流，進而提高應用半導體裝置之無電池電子計時器的準確性並降低生產成本。
    公开号:TW201301349A
    申请号:TW100122638
    申请日:2011-06-28
    公开日:2013-01-01
    发明作者:Riichiro Shirota；Hiroshi Watanabe
    申请人:Univ Nat Chiao Tung；
    IPC主号:G04F1-00
    专利说明:
    半導體裝置及其操作方法與應用電路
    本發明是有關於一種半導體裝置及其操作方法與應用電路，且特別是有關於一種用以實現無電池電子計時器的半導體裝置及其操作方法與應用電路。
    日本專利JP3959340提出一種具有控制有效期(expiration)的電路的固態老化裝置(Solid-State Aging Device,SSAD)，其被提出作為集成電路的無電池電子計時器(Battery Less Electronic Timer,IBLET)。控制有效期的基本構想為抑制由於如圖1A~圖1D所示之異常電荷損失(anomalous charge loss)所造成的計時誤差。在此以三個時間胞(time cell)為例，圖1A~圖1D所示之三個時間胞102、104以及106分別具有短、中、長等三個不同時間長度的生命期(life time)，其中在各個時間胞的生命期期間端點T1與端點T2之間有電流流過，且此三個時間胞並聯於兩端點(端點T1與端點T2)之間。通過這些時間胞的電流依時間胞生命期長短的順序而消失。
    在初始狀態時(圖1A)，電流可流過兩端點之間的所有時間胞。而當三個時間胞中生命期最短的時間胞102過期時，生命期最短的時間胞102中的電流將隨著時間經過而先消失降為零，剩下具有中、長生命期的時間胞104與106有電流通過(如圖1B所示)。隨著時間的流逝，時間胞將依序地過期(expire)，電流漸漸變為僅能通過生命期最長的時間胞106(如圖1C所示)，而當生命期最長的時間胞106過期時，端點T1與T2間的電流大小將消失，亦即端點T1與T2間為終止(terminated)的狀態。由此可知，端點T1與T2間的電性連接狀態取決於端點T1與T2間並聯的時間胞中生命期最長的時間胞106。
    由於時間胞之可靠性的主要問題為異常的電荷流失，其將導致時間胞的生命期的減低，因此在並聯的時間胞的數量夠多的情形下，生命期的長短可視為取決於沒有異常電荷損失的時間胞。因此，當並聯連接大量的時間胞時，生命期的長短將主要由穿遂(tunneling)所決定，因而時間胞的生命期長短應是可控制的。
    習知的時間胞結構，主要是可分成兩種類型的時間胞的結構和製程。一種是單層多晶矽(single poly silicon)時間胞，其可兼容於COMS的製作生產線(美國專利US7652317、US2008/0079057)，如圖2和3所示。其等效電路則如圖4所示，其中閘極電容Cg(N型源極NS、N型汲極ND以及P型基底PSUB所形成的矽表面與浮置閘FG間所形成的等效電容)小於控制電容Cc(浮置閘FG與N型控制閘極NCG之間的等效電容)。另一種是雙層多晶矽(double poly-silicon)結構，其通常可與非揮發性記憶體一起製作(美國專利US2009/0218613)。雙層多晶矽結構的等效電路可如圖5所示。
    在習知的單層多晶矽的時間胞結構中，N型控制閘極NCG與N型源極NS、N型汲極ND在P型基底PSUB的表面上被製造做為擴散層。淺溝槽絕緣層202(shallow-trench-isolation,STI)或局部矽氧化層302(local oxidation of silicon,LOCOS)設置於N型控制閘極NCG與N型源極NS、N型汲極ND之間以進行電氣隔離(electrical isolation)。其中典型的淺溝槽絕緣結構形成方法是在基底上於N型控制閘極NCG和其他擴散層(N型源極NS與N型汲極ND)之間蝕刻出淺渠溝，然後將這些淺渠溝注滿絕緣材料，如二氧化矽或其他介電材料。而典型的LOCOS結構的形成方法是將不可氧化的罩幕(mask)如氮化矽(Si3N4)沉積在空白矽晶圓(blank silicon wafer)上。用微影法將罩幕形成圖案，然後在被暴露的矽表面部分(利用蝕刻技術)上形成二氧化矽(SiO2)層。此氧化層可將N型控制閘極NCG和其他擴散層(N型源極NS與N型汲極ND)進行電性隔離。
    上述有關異常電荷流失的問題，主要是位於時間胞中絕緣層的陷阱(traps)所引起。陷阱有時變得活躍，而使通過絕緣層的電子流增加，從而導致時間胞的異常電荷流失(H. Watanabe,et.al.,IEEE Trans. Elec. Dev. Vol. 58,issue 3,pp. 792-797.).
    本發明提供一種半導體裝置及其操作方法與應用電路，可提高應用半導體裝置之無電池電子計時器的準確性。
    本發明提出一種半導體裝置，包括一第一導電型半導體基底、一閘極介電層、一閘極介電層、一浮置閘、一第二導電型井區、一第一導電型井區、一第二導電型井區、一第二導電型源極擴散層、一第二導電型汲極擴散層以及一第二導電型控制閘極擴散層。其中閘極介電層形成於第一導電型半導體基底上。浮置閘形成於閘極介電層上。第二導電型井區形成於第一導電型半導體基底中。第一導電型井區形成於第二導電型井區中。第二導電型源極擴散層與第二導電型汲極擴散層分別形成於浮置閘兩側的第一導電型半導體基底中，第二導電型源極擴散層、第二導電型汲極擴散層與浮置閘形成一第二導電型電晶體，且第二導電型電晶體位於第二導電型井區外。另外第二導電型控制閘極擴散層則形成於第一導電型井區中。
    在本發明之一實施例中，上述之半導體裝置更包括一源極接觸層、一汲極接觸層、一控制閘極接觸層、至少一第二井區接觸層、一第一井區接觸層以及一基底接觸層。其中源極接觸層配置於第二導電型源極擴散層上。汲極接觸層配置於第二導電型汲極擴散層上。控制閘極接觸層配置於第二導電型控制閘極擴散層上。第二井區接觸層配置於第二導電型井區上。第一井區接觸層配置於第一導電型井區上。基底接觸層配置於第一導電型半導體基底上。
    在本發明之一實施例中，上述之第二井區接觸層位於第二導電型電晶體與第一導電型井區之間。
    在本發明之一實施例中，上述之浮置閘與第二導電型控制閘極擴散層的重疊區域大於浮置閘與第二導電型電晶體在第一導電型半導體基底表面上介於源極接觸層與汲極接觸層之間的通道區域的重疊區域。
    本發明亦提出一種半導體裝置的操作方法，包括下列步驟。當讀取半導體裝置的充電狀態時，施加一掃讀偏壓於控制閘極接觸層被，將源極接觸層與基底接觸層電性連接至一接地電壓，施加正偏壓於汲極接觸層，施加負偏壓於第一井區接觸層，施加正偏壓於第二井區接觸層或將第二井區接觸層電性連接至接地電壓。當程式化半導體裝置時，施加一第一偏壓於控制閘極接觸層，將源極接觸層、汲極接觸層與基底接觸層電性連接至接地電壓，施加一第二偏壓於第一井區接觸層與第二井區接觸層或將第一井區接觸層與第二井區接觸層電性連接至接地電壓，其中第一偏壓大於接地電壓，第二偏壓大於等於接地電壓且小於等於第一偏壓。當抹除半導體裝置時，施加負偏壓於控制閘極接觸層與第一井區接觸層，施加正偏壓於源極接觸層與汲極接觸層，將第二井區接觸層與基底接觸層電性連接至接地電壓。
    本發明亦提出一種半導體裝置，包括一第一導電型半導體基底、一閘極介電層、一閘極介電層、一浮置閘、一第二導電型井區、一第二導。電型井區、一第一導電型井區、一第二導電型源極擴散層、一第二導電型汲極擴散層、一第二導電型控制閘極擴散層以及一第二導電型互補電容閘極擴散層。其中閘極介電層形成於第一導電型半導體基底上。浮置閘形成於閘極介電層上。第二導電型井區形成於第一導電型半導體基底中。第一導電型井區形成於第二導電型井區中。第二導電型互補電容閘極擴散層形成於第一導電型半導體基底中，且位於第二導電型井區外。第二導電型源極擴散層與第二導電型汲極擴散層分別形成於浮置閘兩側的第一導電型半導體基底中，第二導電型源極擴散層、第二導電型汲極擴散層與浮置閘形成一第二導電型電晶體，且此第二導電型電晶體位於第二導電型井區與第二導電型互補電容閘極擴散層之間。另外第二導電型控制閘極擴散層則形成於第一導電型井區中。
    在本發明之一實施例中，上述之半導體裝置更包括一互補電容閘極接觸層，其配置於第二導電型互補電容閘極擴散層上。
    本發明亦提出一種半導體裝置的操作方法，包括：當讀取半導體裝置的充電狀態時，施加一掃讀偏壓於控制閘極接觸層，施加正偏壓於汲極接觸層，並將源極接觸層、第一井區接觸層、第二井區接觸層、通道閘極接觸層與基底接觸層電性連接至接地電壓；當程式化半導體裝置時，施加一第一偏壓於控制閘極接觸層，施加一第二偏壓於源極接觸層、汲極接觸層、第一井區接觸層與第二井區接觸層，並將通道閘極接觸層與基底接觸層電性連接至接地電壓，其中第一偏壓大於接地電壓，第二偏壓大於等於接地電壓且小於等於第一偏壓；當抹除半導體裝置時，施加負偏壓於控制閘極接觸層與第一井區接觸層，將源極接觸層、汲極接觸層、第二井區接觸層與基底接觸層電性連接至接地電壓，並施加正偏壓於通道閘極接觸層。
    本發明亦提出一種半導體裝置，包括一第一導電型半導體基底、一閘極介電層、一閘極介電層、一浮置閘、一第二導電型井區、一第二導電型井區、一第一導電型井區、一第二導電型源極擴散層、一第二導電型汲極擴散層以及一第二導電型控制閘極擴散層。其中閘極介電層形成於第一導電型半導體基底上。浮置閘形成於閘極介電層上。第二導電型井區形成於第一導電型半導體基底中。第一導電型井區形成於第二導電型井區中。第二導電型互補電容閘極擴散層形成於第一導電型井區中。第二導電型控制閘極擴散層形成於第一導電型半導體基底中，且位於第二導電型井區外。第二導電型源極擴散層與第二導電型汲極擴散層分別形成於浮置閘兩側的第一導電型半導體基底中，第二導電型源極擴散層、第二導電型汲極擴散層與浮置閘形成一第二導電型電晶體，且此第二導電型電晶體位於第二導電型井區與第二導電型控制閘極擴散層之間。
    本發明亦提出一種半導體裝置的操作方法，包括：當讀取半導體裝置的充電狀態時，施加一掃讀偏壓於控制閘極接觸層，施加正偏壓於汲極接觸層，並將源極接觸層、第一井區接觸層、第二井區接觸層、通道閘極接觸層與基底接觸層電性連接至接地電壓；當程式化半導體裝置時，施加正偏壓於控制閘極接觸層，施加負偏壓於第一井區接觸層與通道閘極接觸層，並將源極接觸層、汲極接觸層、第二井區接觸層與基底接觸層電性連接至接地偏壓；當抹除半導體裝置時，施加一第一偏壓於通道閘極接觸層，施加一第二偏壓於第一井區接觸層與第二井區接觸層，將控制閘極接觸層、源極接觸層、汲極接觸層與基底接觸層電性連接至接地電壓，其中第一偏壓大於接地電壓，第二偏壓大於等於接地電壓且小於等於第一偏壓。
    本發明亦提出一種並聯電路，包括多個如上述之半導體裝置，各半導體裝置之汲極接觸層與源極接觸層分別電性連接一第一端點與一第二端點。
    本發明亦提出一種串並聯電路，包括多個如上述之並聯電路，其中此些並聯電路以串接的方式相互連接。
    本發明亦提出一種串聯電路，包括多個如上述之半導體裝置，此些半導體裝置以串接的方式相互連接，其中串聯電路中的第一個半導體裝置的汲極接觸層電性連接一第一端點，串聯電路中的最後一個半導體裝置的源極接觸層電性連接一第二端點。
    本發明亦提出一種串並聯電路，包括多個如上述之串聯電路，其中此些串聯電路以並聯的方式相互連接。
    基於上述，本發明提出具有單層閘極介電層結構的半導體裝置，其無須製作絕緣層，由於閘極介電層在時間胞中的厚度是均勻的，因此可大幅改善第二導電型控制閘極擴散層、第二導電型源極擴散層與第二導電型汲極擴散層之間的漏電流情形，進而提高應用半導體裝置之無電池電子計時器的準確性。
    為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
    現將詳細參考本發明之實施例，在附圖中說明所述實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/符號代表相同或類似部分。 第一實施例
    圖6A繪示為本發明一實施例之半導體裝置的上視圖。圖6B~圖6D分別繪示為圖6A中沿A-A’、B-B’、C-C’剖面線的剖面示意圖。請同時參照圖6A~圖6D，半導體裝置600包括一第一導電型半導體基底602、一閘極介電層604、一浮置閘606、一第二導電型井區608、一第一導電型井區610、一第二導電型源極擴散層612與一第二導電型汲極擴散層614以及一第二導電型控制閘極擴散層616。其中第二導電型源極擴散層612、第二導電型汲極擴散層614與浮置閘606形成一第二導電型電晶體，且第二導電型電晶體位於第二導電型井區608外。浮置閘606與第二導電型控制閘極擴散層616的重疊區域大於浮置閘606與其它部份(第二導電型井區608、第一導電型井區610、第二導電型源極擴散層612、第二導電型汲極擴散層614)的重疊區域。
    另外，半導體裝置600還包括一源極接觸層612A、一汲極接觸層614A、一控制閘極接觸層616A、至少一第二井區接觸層608A、一第一井區接觸層610A以及一基底接觸層(未繪示)。其中源極接觸層612A配置於第二導電型源極擴散層612上。汲極接觸層614A配置於第二導電型汲極擴散層614上。控制閘極接觸層616A配置於第二導電型控制閘極擴散層616上。第二井區接觸層608A配置於第二導電型井區608上。第一井區接觸層610A配置於第一導電型井區610上。基底接觸層則配置於第一導電型半導體基底。
    在此假設第一導電型為P型、第二導電型為N型，以下之說明將把與第一導電型與第二導電型有關的描述分別以P型與N型的描述方式代替。
    在半導體裝置600中，閘極介電層604形成於P型半導體基底602上，浮置閘606形成於閘極介電層604上，N型井區608形成於P型半導體基底602中，P型井區610位於N型井區608，N型控制閘極擴散層616形成於P型井區610中。另外，N型源極擴散層612與N型汲極擴散層614分別形成於浮置閘606兩側的P型半導體基底602中，N型源極擴散層612、N型汲極擴散層614與浮置閘606形成一N型電晶體，且此N型電晶體位於N型井區608外。
    當進行半導體裝置600的操作時，可透過對各個接觸層施加電壓脈衝，以進行半導體裝置600的讀取(read)、程式化(program)以及抹除(erase)等動作。藉由控制施加於各個接觸層的偏壓以及調整P型半導體基底602的摻雜分佈，可降低從N型控制閘極擴散層616到N型電晶體的漏電流。本實施例之半導體裝置600的等效電路可如圖4所示，由於浮置閘606和N型控制閘極擴散層616間重疊區域的面積大於浮置閘606和N型電晶體在P型半導體基底602表面上介於N型源極擴散層612與N汲極擴散層614之間的通道區域的重疊區域的面積，因此控制電容Cc(浮置閘606與N型控制閘極擴散層616之間的等效電容)之電容值大於閘極電容Cg(包括浮置閘606與源極接觸層612A和汲極接觸層614A之間的通道區域所形成的等效電容)之電容值。
    詳細來說，圖6A~6D實施例之半導體裝置600在進行讀取、程式化、抹除等操作時，於各接觸層上所施加的偏壓可如下列表1所示：
    如上表1所示，在讀取半導體裝置600的臨界電壓的偏移(shift)時，當施加一正偏壓於汲極接觸層614A上時，施加一掃讀(sweep)偏壓於控制閘極接觸層616A上。施加一負偏壓於第一井區接觸層610A上，以防止P型井區610與N型井區608間發生順偏壓的情形。另外並對第二井區接觸層608A施加正偏壓或將其電性連接至接地電壓，而源極接觸層612A與基底接觸層(未繪示)則電性連接至接地電壓。
    當程式化半導體裝置600時，施加一第一偏壓於控制閘極接觸層616A上，同時施加一第二偏壓於第一井區接觸層610A和第二井區接觸層608A上或將第一井區接觸層610A和第二井區接觸層608A電性連接至接地電壓，其中第一偏壓大於接地電壓，而第二偏壓則大於等於接地電壓且小於等於第一偏壓。另外源極接觸層612A、汲極接觸層614A與基底接觸層則電性連接至接地電壓。由於控制電容Cc相對於閘極電容Cg具有較大電容，因而出現電子從P型半導體基底602、N型源極擴散層612與N型汲極擴散層614注入到浮置閘606的情形，如此將使得半導體裝置600的臨界電壓上升。
    另外在對半導體裝置600進行抹除時，施加負偏壓於控制閘極接觸層616A與第一井區接觸層610A，同時對源極接觸層612A與汲極接觸層614A施加正偏壓，另外第二井區接觸層608A與基底接觸層則電性連接至接地電壓。如此一來，電子將從浮置閘606被釋出至N型源極擴散層612與N型汲極擴散層614間的通道中，進而使半導體裝置600的臨界電壓下降。
    舉例來說，施加於圖6A~6D實施例之半導體裝置600中各個接觸層的偏壓值可如下列表2所示：
    如表2所示，當讀取半導體裝置600的臨界電壓的偏移時，對控制閘極接觸層616A進行-2伏特(V)~2伏特的電壓掃讀，同時施加0.5V於汲極接觸層614A，而源極接觸層612A、第二井區接觸層608A和基底接觸層上的偏壓則為0V。而在程式化半導體裝置600時，施加10V在控制閘極接觸層616A上，同時施加5V的電壓於第一井區接觸層610A和第二井區接觸層608A，而其它接觸層上的偏壓則為0V。由於浮置閘606因程式化被充電至帶負電，因此半導體裝置600的臨界電壓上升。另外在抹除半導體裝置600時，則施加-8V於控制閘極接觸層616A和第一井區接觸層610A上，而第二井區接觸層608A和基底接觸層上的偏壓為0V。另外並施加2V的偏壓在源極接觸層612A和汲極接觸層614A上。此時電子將從浮置閘606流向N型汲極擴散層614和N型源極擴散層612，進而使得半導體裝置600的臨界電壓下降。
    在部分的實施例中，亦可使在源極接觸層612A和汲極接觸層614A的偏壓亦可為10V，而第一井區接觸層610A和基底接觸層上的偏壓為8V。另外，控制閘極接觸層616A和第一井區接觸層610A則連接至接地電壓。
    值得注意的是，在部分實施例中，表2中對半導體裝置600進行抹除時的操作電壓，亦可將源極接觸層612A和汲極接觸層614A電性連接至接地電壓(亦即半導體裝置600中只有控制閘極接觸層616A和第一井區接觸層610A被施加負偏壓，而其它接觸層上的偏壓為0V)。由於控制電容Cc較閘極電容Cg具有較大的電容，電子將從浮置閘606流向P型半導體基底602、N型源極擴散層612與N型汲極擴散層614。這將使得浮置閘606的被充電至帶正電，而使得半導體裝置600的臨界電壓下降。 第二實施例
    圖7繪示為本發明另一實施例之半導體裝置的上視圖。請參照圖7，本實施例之半導體裝置700與圖6A實施例之半導體裝置600的不同之處在於，本實施例之半導體裝置700的第二導電型井區608電性連接兩個第二井區接觸層608A，且此兩個第二井區接觸層608A位於N型源極擴散層612、N型汲極擴散層614與P型半導體基底602所形成的N型電晶體與P型井區610之間。如此一來，N型井區608便可抑制空乏層自P型井區610侵入到通道區域。 第三實施例
    圖8繪示為圖6A實施例之N型源極擴散層612和N型汲極擴散層614間之電流與時間的關係圖。請參照圖8，假設在本實施例之半導體裝置600在無任何電荷在浮置閘606中時的臨界電壓為Vt0，而抹除半導體裝置600然後初始化流逝時間(elapse time)後的半導體裝置600的臨界電壓為Vt1，其中Vt1小於臨界電壓Vt0。為了監測初始化後時間的流逝，我們可以藉由分別施加讀取脈衝電壓Vread和感測脈衝電壓Vsens於控制閘極接觸層616A和汲極接觸層614A上，以偵測N型源極擴散層612和N型汲極擴散層614之間的電流流動，第一井區接觸層610A為負偏壓以減少漏電流。此時其他的接觸層為電性連接至接地電壓的狀態。值得注意的是，讀取脈衝電壓Vread的電壓值必須介於臨界電壓值vt1與vt0之間。
    如圖8所示，隨著半導體裝置600的臨界電壓值自Vt1隨時間逐步地增加，一開始N型源極擴散層612和N型汲極擴散層614間的電流被維持在大於一預設值，但當半導體裝置600的臨界電壓值到達偵測脈衝電壓Vread時，N型源極擴散層612和N型汲極擴散層614之間的電流便迅速地下降。因此，我們可以藉由調整Vread-Vt1的值任意地設置半導體裝置600的生命期。此種類型的半導體裝置600被稱為無電池電子計時器(Integrated Battery Less Electronic Timer,IBLET)。另外值得注意的是，在本實施例中，半導體裝置600最好是增強型的電晶體，因其具有較高的臨界電壓Vt0。在Vt0大於0而Vt1小於0的例子中，半導體裝置600被稱為“常關型(normally-off type)”的無電池電子計時器。 第四實施例
    若要移除因異常電荷流失所造成的生命期波動的問題，可將多個常關型無電池電子計時器(亦即半導體裝置600)進行並聯。如圖9A之並聯電路示意圖所示，並聯電路900A包括多個半導體裝置600，其中各個半導體裝置600的汲極接觸層614與源極接觸層612分別電性連接一第一端點T1與一第二端點T2。由於半導體裝置600中異常的電荷流失將降低半導體裝置600的生命期，當並聯多個半導體裝置600時，並聯電路900A中生命期最長的半導體裝置600將決定整個系統的生命期。 第五實施例
    圖10A繪示為本發明一實施例之串並聯電路的示意圖。請參照圖10A，串並聯電路1000A包括多個串接的並聯電路900A。如圖10A所示。系統的生命期是由串並聯電路1000A中生命期最短的並聯電路900A所決定，其中各個並聯電路900A的生命期是由各個並聯電路900A中生命期最長的半導體裝置600所決定。假設各個並聯電路900A為由N個半導體裝置600所構成，且串並聯電路1000A包括M個並聯電路900A。其中M的數值不可過大，以防止串並聯電路1000A的阻值上升。另一方面，M的數值亦不可過小，以移除計數時間時未知的統計誤差因素。本實施例之串並聯電路1000A生命期短於N×M個半導體裝置600的最長生命期，且長於N×M個半導體裝置600的平均生命期。一般來說，在統計上的考量可設計M大於20，且N必須大於M。 第六實施例
    圖11繪示為圖6A實施例之另一N型源極擴散層612和N型汲極擴散層614間之電流與時間的關係圖。請參照圖11，假設在半導體裝置600被初始化前，本實施例之半導體裝置600的初始臨界電壓為Vt2。藉由對半導體裝置600進行程式化，流逝時間被初始化。半導體裝置600的臨界電壓變為Vt3，其大於初始臨界電壓Vt2。為了讀取初始化後時間的流逝，可藉由分別施加讀取脈衝電壓Vread和感測脈衝電壓Vsens於控制閘極接觸層616A和汲極接觸層614A上，以偵測N型源極擴散層612和N型汲極擴散層614之間的電流流動，此時其他的接觸層為連接至接地電壓的狀態。值得注意的是，讀取脈衝電壓Vread的電壓值必須介於臨界電壓值Vt3與Vt2之間。
    如圖11所示，隨著半導體裝置600的臨界電壓值自Vt3隨時間逐步地減少，一開始N型源極擴散層612和N型汲極擴散層614間無電流產生，而當半導體裝置600的臨界電壓值減少至低於讀取脈衝電壓Vread時，N型源極擴散層612和N型汲極擴散層614之間將產生電流。因此，我們可以藉由調整Vt3-Vread的值任意地設置半導體裝置600的生命期。此種類型的半導體裝置600可稱為“無電池電子計時器”。另外，在本實施例中，半導體裝置600最好是空乏型的電晶體，因其具有較低的臨界電壓vt2。在Vt2小於0而Vt3大於0的例子中，半導體裝置600被稱為“常開型(normally-on type)”的無電池電子計時器。 第七實施例
    圖12A繪示為本發明一實施例之串聯電路示意圖，串聯電路1200A包括多個串接的方式相互連接的常開型半導體裝置600，其中串聯電路1200A中的第一個半導體裝置600的汲極接觸層614A電性連接第一端點T1，串聯電路1200A中的最後一個半導體裝置600的源極接觸層612A電性連接第二端點T2。只要半導體裝置600串聯的數目是夠大的，串聯電路1200A中生命期最長的半導體裝置600將決定系統的生命期，也就是說當生命期最長的半導體裝置600過期時，第一端點T1與第二端點T2間將變為導通的狀態。 第八實施例
    圖13A繪示為本發明另一實施例之串並聯電路的示意圖。請參照圖13A，串並聯電路1300A包括多個並聯的串聯電路1200A。如圖13A所示。系統的生命期是由串並聯電路1300A中生命期最短的串聯電路1200A中生命期最長的半導體裝置600所決定。假設各個串聯電路1200A為由N個半導體裝置600所構成，且串並聯電路1300A包括M個串聯電路1200A。其中M的數值亦不可過小，以移除計數時間時未知的統計誤差因素，否則將可能使串並聯電路1300A包括生命期異常長的串聯電路1200A。本實施例可使串並聯電路1300A的生命期短於N×M個半導體裝置600的最長生命期，且長於N×M個半導體裝置600的平均生命期。一般來說，在統計上的考量可設計M大於20，且N必須大於M。 第九實施例
    圖14A繪示為本發明另一實施例之半導體裝置的上視圖。圖14B~圖14C分別繪示為圖14A中沿A-A’,B-B’剖面線的剖面示意圖。請同時參照圖14A~圖14C，本實施例之半導體裝置1400與圖6A實施例之半導體裝置600的不同之處在於，本實施例之半導體裝置1400更包括一第二導電型互補電容閘極擴散層1402(亦即N型互補電容閘極擴散層)。N型互補電容閘極擴散層1402形成於P型半導體基底602中，且位於N型井區608外，另外N型源極擴散層612、N型汲極擴散層614與浮置閘606所形成的N型電晶體位於N型互補電容閘極擴散層1402與N型井區608之間。此外，N型互補電容閘極擴散層1402電性連接一互補電容閘極接觸層1402A。本實施例之半導體裝置1400的等效電路可如圖15所示，其中N型互補電容閘極擴散層1402與浮置閘FG間的等效電容標示為Ct。值得注意的是，控制電容Cc之電容值大於閘極電容Cg加上通道電容Ct的電容值。
    詳細來說，圖14A~14C實施例之半導體裝置1400在進行讀取、程式化、抹除等操作時，於各接觸層上所施加的偏壓可如下列表3所示：
    如上表3所示，在讀取半導體裝置1400的臨界電壓的偏移時，施加一掃讀偏壓於控制閘極接觸層616A上，同時施加正偏壓於汲極接觸層614A上，其它的接觸層則被連接至接地電壓。
    當程式化半導體裝置1400時，施加一第一偏壓於控制閘極接觸層616A上，同時分別施加一第二偏壓於源極接觸層612A、汲極接觸層614A、第一井區接觸層610A和第二井區接觸層608A上，另外並將互補電容閘極接觸層1402A和基底接觸層電性連接至接地電壓。其中第一偏壓大於接地電壓，而第二偏壓則大於等於接地電壓且小於等於第一偏壓。由於控制電容Cc大於閘極電容Cg加上通道電容Ct(Cc>Cg+Ct)，因而出現電子從N型互補電容閘極擴散層1402透過閘極介電層604流向浮置閘606的情形，進而使浮置閘606被充電至帶負電，因此半導體裝置1400的臨界電壓上升。
    另外在對半導體裝置1400進行抹除時，施加負偏壓於控制閘極接觸層616A與第一井區接觸層610A，同時對互補電容閘極接觸層1402A施加正偏壓，並將其它接觸層電性連接至接地電壓。如此一來，電子將從浮置閘606透過閘極介電層604流向N型互補電容閘極擴散層1402，進而使得進而使浮置閘606被充電至帶正電，因此半導體裝置1400的臨界電壓下降。 第十實施例
    圖16A繪示為本發明另一實施例之半導體裝置的上視圖。圖16B繪示為圖16A中沿A-A’剖面線的剖面示意圖。請同時參照圖16A~圖16B，本實施例之半導體裝置1600與圖14A實施例之半導體裝置1400的不同之處在於，在本實施例中，形成於P型井區610中的擴散層為N型互補電容閘極擴散層1402，而原本在圖14實施例中形成於P型井區610中的N型控制閘極擴散層616則直接形成於P型半導體基底602中，且位於N型井區608外。另外，本實施例之半導體裝置1600的等效電路亦可如圖15所示，其中控制電容Cc之電容值亦大於閘極電容Cg加上通道電容Ct的電容值。
    詳細來說，圖16A~16B實施例之半導體裝置1600的操作方法可如下列表4所示：
    如上表4所示，在讀取半導體裝置1600的臨界電壓的偏移時，施加一掃讀偏壓於控制閘極接觸層616A上，並施加正偏壓於汲極接觸層614A上，其它的接觸層則被連接至接地電壓。
    當程式化半導體裝置1600時，施加正偏壓於控制閘極接觸層616A上，同時分別施加一負偏壓於第一井區接觸層610A以及互補電容閘極接觸層1402A上，其它的接觸層則被連接至接地電壓。值得注意的是，由於控制電容Cc大於閘極電容Cg加上通道電容Ct(Cc>Cg+Ct)，因而出現電子從N型互補電容閘極擴散層1402與P型半導體基底602透過閘極介電層604流向浮置閘606的情形，進而使浮置閘606被充電至帶負電，因此半導體裝置1400的臨界電壓上升。
    另外在對半導體裝置1600進行抹除時，施加一第一偏壓於互補電容閘極接觸層1402A上，同時對第一井區接觸層610A以及第二井區接觸層608A施加一第二偏壓，並將其它接觸層電性連接至接地電壓。其中第一偏壓大於接地電壓，而第二偏壓則大於等於接地電壓且小於等於第一偏壓。如此一來，電子將從浮置閘606將透過閘極介電層604流向N型互補電容閘極擴散層1402，進而使得進而使浮置閘606被充電至帶正電，因此半導體裝置1400的臨界電壓下降。
    值得注意的是，上述實施例雖皆以第一導電型為P型、第二導電型為N型進行半導體裝置及其操作方法與應用電路的說明，然實際上並不以此為限，在其他實施例中亦可設定第一導電型為N型、第二導電型為P型。另外在此所揭露的浮置閘的形狀亦不以上述實施例所揭露的形狀為限，只要在控制閘極擴散層所形成的等效電容大於介質膜電子(dielectric film electrons)穿遂的其它電容，設計者皆可以依實際情形設計不同形狀的浮置閘來替代上述實施例所揭露的浮置閘。再者，上述圖9A、圖10A、圖12A以及圖13A中的並聯電路900A、串並聯電路1000A、串聯電路1200A以及串並聯電路1300A雖皆以半導體裝置600構成，然並不以此為限。如圖9B~9D所示之並聯電路900B~並聯電路900D，並聯電路900A中的半導體裝置600亦可以置換為上述圖7、圖14A以及圖16A實施例中所揭示的半導體裝置700、半導體裝置1400或半導體裝置1600。如圖10B~10D所示之並串並聯電路1000B~串並聯電路1000D，串並聯電路1000A中的半導體裝置600亦可以置換為半導體裝置700、半導體裝置1400或半導體裝置1600。如圖12B~12D所示之串聯電路1200B~串聯電路1200D，串聯電路1200A中的半導體裝置600亦可以置換為半導體裝置700、半導體裝置1400或半導體裝置1600。如圖13B~13D所示之串並聯電路1300B~串並聯電路1300D，串並聯電路1300A中的半導體裝置600亦可以置換為半導體裝置700、半導體裝置1400或半導體裝置1600。
    綜上所述，本發明利用控制施加於第二導電型井區和第一導電型井區的偏壓，並優化在第一導電型型半導體基底中的雜質分佈，可降低從第二導電型控制閘極擴散層到第二導電型源極擴散層、第二導電型汲極擴散層之間的漏電流。值得注意的是，上述實施例所揭露之半導體裝置並無製作絕緣層，因此我們採用了第一導電型井區和第二導電型井區以改善第二導電型控制閘極擴散層、第二導電型源極擴散層與第二導電型汲極擴散層之間的漏電流情形，如此便可大幅地降低無電池電子計時器的生產成本。
    雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    102、104、106．．．時間胞
    202．．．淺溝槽絕緣層
    302．．．局部矽氧化層
    600、700、1400、1600．．．半導體裝置
    602．．．第一導電型半導體基底
    604．．．閘極介電層
    606、FG．．．浮置閘
    608．．．第二導電型井區
    608A．．．第二井區接觸層
    610．．．第一導電型井區
    610A．．．第一井區接觸層
    612．．．第二導電型源極擴散層
    612A．．．源極接觸層
    614．．．第二導電型汲極擴散層
    614A．．．汲極接觸層
    616．．．第二導電型控制閘極擴散層
    616A．．．控制閘極接觸層
    900A．．．並聯電路
    1000A、1300A．．．串並聯電路
    1200A．．．串聯電路
    1402．．．第二導電型互補電容閘極擴散層
    A-A’、B-B’、C-C’．．．剖面線
    T1、T2．．．端點
    Ct．．．通道電容
    Cc．．．控制電容
    Cg．．．閘極電容
    NS．．．N型源極
    ND．．．N型汲極
    PSUB．．．P型基底
    NCG．．．N型控制閘極
    圖1A~圖1D繪示為習知之有效期控制電路的示意圖。
    圖2~圖3繪示為習知之時間胞結構的示意圖。
    圖4繪示為圖3之時間胞結構的等效電路示意圖。
    圖5繪示為習知之雙層多晶矽結構的時間胞等效電路示意圖。
    圖6A繪示為本發明一實施例之半導體裝置的上視圖。
    圖6B~圖6D分別繪示為圖6A中沿A-A’,B-B’,C-C’剖面線的剖面示意圖。
    圖7繪示為本發明另一實施例之半導體裝置的上視圖。
    圖8繪示為圖6A實施例之N型源極擴散層612和N型汲極擴散層614間之電流與時間的關係圖。
    圖9A~9D繪示為本發明實施例之並聯電路的示意圖。
    圖10A~10D繪示為本發明實施例之串並聯電路的示意圖。
    圖11繪示為圖6A實施例之另一N型源極擴散層612和N型汲極擴散層614間之電流與時間的關係圖。
    圖12A~12D繪示為本發明實施例之串聯電路示意圖
    圖13A~13D繪示為本發明實施例之串並聯電路的示意圖
    圖14A繪示為本發明另一實施例之半導體裝置的上視圖。
    圖14B~圖14C分別繪示為圖14A中沿A-A’、B-B’剖面線的剖面示意圖。
    圖15繪示為半導體裝置1400的等效電路示意圖。
    圖16A繪示為本發明另一實施例之半導體裝置的上視圖。
    圖16B繪示為圖16A中沿A-A’剖面線的剖面示意圖。
    600．．．半導體裝置
    606．．．浮置閘
    608．．．第二導電型井區
    608A．．．第二井區接觸層
    610．．．第一導電型井區
    610A．．．第一井區接觸層
    612．．．第二導電型源極擴散層
    612A．．．源極接觸層
    614．．．第二導電型汲極擴散層
    614A．．．汲極接觸層
    616．．．第二導電型控制閘極擴散層
    616A．．．控制閘極接觸層
    A-A’、B-B’、C-C’．．．剖面線
    权利要求:
    Claims (23)
    [1] 一種半導體裝置，包括：一第一導電型半導體基底；一閘極介電層，形成於該第一導電型半導體基底上；一浮置閘，形成於該閘極介電層上；一第二導電型井區，形成於該第一導電型半導體基底中；一第一導電型井區，形成於該第二導電型井區中；一第二導電型源極擴散層與一第二導電型汲極擴散層，分別形成於該浮置閘兩側的該第一導電型半導體基底中，該第二導電型源極擴散層、該第二導電型汲極擴散層與該浮置閘形成一第二導電型電晶體，且該第二導電型電晶體位於該第二導電型井區外；以及一第二導電型控制閘極擴散層，形成於該第一導電型井區中。
    [2] 如申請專利範圍第1項所述之半導體裝置，更包括：一源極接觸層，配置於該第二導電型源極擴散層上；一汲極接觸層，配置於該第二導電型汲極擴散層上；一控制閘極接觸層，配置於該第二導電型控制閘極擴散層上；至少一第二井區接觸層，配置於該第二導電型井區上；一第一井區接觸層，配置於該第一導電型井區上；以及一基底接觸層，配置於該第一導電型半導體基底上。
    [3] 如申請專利範圍第1項所述之半導體裝置，其中該第二井區接觸層位於該第二導電型電晶體與該第一導電型井區之間。
    [4] 如申請專利範圍第1項所述之半導體裝置，其中該浮置閘與該第二導電型控制閘極擴散層的重疊區域大於該浮置閘與該第二導電型電晶體在該第一導電型半導體基底表面上介於該源極接觸層與該汲極接觸層之間的通道區域的重疊區域。
    [5] 一種如請求項1之半導體裝置的操作方法，包括：當讀取該半導體裝置的充電狀態時，施加一掃讀偏壓於該控制閘極接觸層，將該源極接觸層與該基底接觸層電性連接至一接地電壓，施加正偏壓於該汲極接觸層，施加負偏壓於該第一井區接觸層，施加正偏壓於該第二井區接觸層或將該第二井區接觸層電性連接至該接地電壓；當程式化該半導體裝置時，施加一第一偏壓於該控制閘極接觸層，將該源極接觸層、該汲極接觸層與該基底接觸層電性連接至該接地電壓，施加一第二偏壓於該第一井區接觸層與該第二井區接觸層或將該第一井區接觸層與該第二井區接觸層電性連接至該接地電壓，其中該第一偏壓大於該接地電壓，該第二偏壓大於等於該接地電壓且小於等於該第一偏壓；以及當抹除該半導體裝置時，施加負偏壓於該控制閘極接觸層與該第一井區接觸層，施加正偏壓於該源極接觸層與該汲極接觸層，將該第二井區接觸層與該基底接觸層電性連接至該接地電壓。
    [6] 一種半導體裝置，包括：一第一導電型半導體基底；一閘極介電層，形成於該第一導電型半導體基底上；一浮置閘，形成於該閘極介電層上；一第二導電型井區，形成於該第一導電型半導體基底中；一第一導電型井區，形成於該第二導電型井區中；一第二導電型互補電容閘極擴散層，形成於該第一導電型半導體基底中，且位於該第二導電型井區外；一第二導電型源極擴散層與一第二導電型汲極擴散層，分別形成於該浮置閘兩側的該第一導電型半導體基底中，該第二導電型源極擴散層、該第二導電型汲極擴散層與該浮置閘形成一第二導電型電晶體，且該第二導電型電晶體位於該第二導電型井區與該第二導電型互補電容閘極擴散層之間；以及一第二導電型控制閘極擴散層，形成於該第一導電型井區中。
    [7] 如申請專利範圍第6項所述之半導體裝置，更包括：一源極接觸層，配置於該第二導電型源極擴散層上；一汲極接觸層，配置於該第二導電型汲極擴散層上；一控制閘極接觸層，配置於該第二導電型控制閘極擴散層上；至少一第二井區接觸層，配置於該第二導電型井區上；一第一井區接觸層，配置於該第一導電型井區上；一基底接觸層，配置於該第一導電型半導體基底上；以及一互補電容閘極接觸層，配置於該第二導電型互補電容閘極擴散層上。
    [8] 一種如請求項7之半導體裝置的操作方法，包括：當讀取該半導體裝置的充電狀態時，施加一掃讀偏壓於該控制閘極接觸層，施加正偏壓於該汲極接觸層，將該源極接觸層、該第一井區接觸層、該第二井區接觸層、該通道閘極接觸層與該基底接觸層電性連接至一接地電壓；當程式化該半導體裝置時，施加一第一偏壓於該控制閘極接觸層，施加一第二偏壓於該源極接觸層、該汲極接觸層、該第一井區接觸層與該第二井區接觸層，將該通道閘極接觸層與該基底接觸層電性連接至該接地電壓，其中該第一偏壓大於該接地電壓，該第二偏壓大於等於該接地電壓且小於等於該第一偏壓；以及當抹除該半導體裝置時，施加負偏壓於該控制閘極接觸層與該第一井區接觸層，將該源極接觸層、該汲極接觸層、該第二井區接觸層與該基底接觸層電性連接至該接地電壓，施加正偏壓於該通道閘極接觸層。
    [9] 一種半導體裝置，包括：一第一導電型半導體基底；一閘極介電層，形成於該第一導電型半導體基底上；一浮置閘，形成於該閘極介電層上；一第二導電型井區，形成於該第一導電型半導體基底中；一第一導電型井區，形成於該第二導電型井區中；一第二導電型互補電容閘極擴散層，形成於該第一導電型井區中；以及一第二導電型控制閘極擴散層，形成於該第一導電型半導體基底中，且位於該第二導電型井區外；一第二導電型源極擴散層與一第二導電型汲極擴散層，分別形成於該浮置閘兩側的該第一導電型半導體基底中，該第二導電型源極擴散層、該第二導電型汲極擴散層與該浮置閘形成一第二導電型電晶體，且該第二導電型電晶體位於該第二導電型井區與該第二導電型控制閘極擴散層之間。
    [10] 如申請專利範圍第9項所述之半導體裝置，更包括：一源極接觸層，配置於該第二導電型源極擴散層上；一汲極接觸層，配置於該第二導電型汲極擴散層上；一控制閘極接觸層，配置於該第二導電型控制閘極擴散層上；至少一第二井區接觸層，配置於該第二導電型井區上；一第一井區接觸層，配置於該第一導電型井區上；一基底接觸層，配置於該第一導電型半導體基底上；以及一互補電容閘極接觸層，配置於該第二導電型互補電容閘極擴散層上。
    [11] 一種如請求項10之半導體裝置的操作方法，包括：當讀取該半導體裝置的充電狀態時，施加一掃讀偏壓於該控制閘極接觸層，施加正偏壓於該汲極接觸層，將該源極接觸層、該第一井區接觸層、該第二井區接觸層、該通道閘極接觸層與該基底接觸層電性連接至一接地電壓；當程式化該半導體裝置時，施加正偏壓於該控制閘極接觸層，施加負偏壓於該第一井區接觸層與該通道閘極接觸層，將該源極接觸層、該汲極接觸層、該第二井區接觸層與該基底接觸層電性連接至該接地偏壓；以及當抹除該半導體裝置時，施加一第一偏壓於該通道閘極接觸層，施加一第二偏壓於該第一井區接觸層與該第二井區接觸層，將該控制閘極接觸層、該源極接觸層、該汲極接觸層與該基底接觸層電性連接至該接地電壓，其中該第一偏壓大於該接地電壓，該第二偏壓大於等於該接地電壓且小於等於該第一偏壓。
    [12] 一種並聯電路，包括多個如請求項2之半導體裝置，各該半導體裝置之該汲極接觸層與該源極接觸層分別電性連接一第一端點與一第二端點。
    [13] 一種串並聯電路，包括多個如請求項12之並聯電路，其中該些並聯電路以串接的方式相互連接。
    [14] 一種並聯電路，包括多個如請求項7之半導體裝置，各該半導體裝置之該汲極接觸層與該源極接觸層分別電性連接一第一端點與一第二端點。
    [15] 一種串並聯電路，包括多個如請求項14之並聯電路，其中該些並聯電路以串接的方式相互連接。
    [16] 一種並聯電路，包括多個如請求項10之半導體裝置，各該半導體裝置之該汲極接觸層與該源極接觸層分別電性連接一第一端點與一第二端點。
    [17] 一種串並聯電路，包括多個如請求項16之並聯電路，其中該些並聯電路以串接的方式相互連接。
    [18] 一種串聯電路，包括多個如請求項2之半導體裝置，該些半導體裝置以串接的方式相互連接，其中該串聯電路中的第一個半導體裝置的汲極接觸層電性連接一第一端點，該串聯電路中的最後一個半導體裝置的源極接觸層電性連接一第二端點。
    [19] 一種串並聯電路，包括多個如請求項18之串聯電路，其中該些串聯電路以並聯的方式相互連接。
    [20] 一種串聯電路，包括多個如請求項7之半導體裝置，該些半導體裝置以串接的方式相互連接，其中該串聯電路中的第一個半導體裝置的汲極接觸層電性連接一第一端點，該串聯電路中的最後一個半導體裝置的源極接觸層電性連接一第二端點。
    [21] 一種串並聯電路，包括多個如請求項20之串聯電路，其中該些串聯電路以並聯的方式相互連接。
    [22] 一種串聯電路，包括多個如請求項10之半導體裝置，該些半導體裝置以串接的方式相互連接，其中該串聯電路中的第一個半導體裝置的汲極接觸層電性連接一第一端點，該串聯電路中的最後一個半導體裝置的源極接觸層電性連接一第二端點。
    [23] 一種串並聯電路，包括多個如請求項22之串聯電路，其中該些串聯電路以並聯的方式相互連接。
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